С. Шипулин, В. Храпов

APEX 20K и QUARTUS — новая продукция ALTERA

С середины 1999 года фирма ALTERA, один из ведущих производителей микросхем программируемой логики, вышла на новый уровень технологии и начала производство ПЛИС сверхвысокой степени интеграции APEX 20K (таблица). Революционность этого семейства, помимо степени интеграции, заключается в совмещении на первый взгляд несовместимого — матричной и вентильной архитектуры.

Таблица

До недавнего времени микросхемы программируемой логики можно было поделить на два класса — матричные и вентильные. Структура матричных ПЛИС базировалась на так называемых термах произведения (product-term), а вентильных — на модулях LUT (look-up-table).

К матричным ПЛИС в номенклатуре фирмы ALTERA относятся микросхемы семейств Classic, MAX3000, MAX5000, MAX7000, MAX9000, к вентильным — FLEX6000, FLEX8000, FLEX10K. Каждая архитектура наилучшим образом подходит для реализации определённых логических функций.

В микросхемах APEX20K удалось объединить преимущества обеих архитектур.

Помимо этого, подобно микросхемам семейства FLEX 10K, в них имеется возможность реализации встроенной памяти RAM, ROM, FIFO (в том числе двухпортового) на специальных блоках кристалла, называемых ESB (Embedded System Block).

Для микросхем APEX20KE, помимо указанной выше, возможна реализация памяти, адресуемой по содержимому (CAM — Content-adressable memory). Преимущество CAM заключается в малом времени доступа к памяти.

Каждый блок ESB может быть сконфигурирован как память 128ґ16, 256ґ8, 512ґ4, 1024ґ2 и 2048ґ1 бит. Реализация памяти большей разрядности, например, 256ґ16 или 512ґ8 бит, достигается комбинацией ESB.

Микросхемы семейства APEX имеют возможность гибкого управления тактовыми сигналами с помощью:

• ClockLock — уменьшения задержки тактового сигнала;
• ClockBoost — умножения частоты;
• ClockShift — программируемого фазового сдвига.

Совместимость со стандартом PCI для ПЛИС фирмы ALTERA является уже традиционной. Микросхемы APEX20K тоже предусматривают такую возможность для интерфейса 33 МГц — 32 бит и 66 МГц — 64 бит.

Расширены возможности совместимости по выходам с такими стандартами, как LVCMOS — low voltage comple-mentary metal-oxide semiconductor, LVTTL — low voltage transistor-to-transistor logic, AGP — advanced graphics port, HSTL — high speed trans-ceiver logic и другими.

Актуальной является возможность “горячего” включения, допускающего подачу сигналов на контакты микросхемы до включения питания.

питания микросхем — 2,5 В (EP20K) и 1,8 В (EP20KE), при этом предусмотрена совместимость с выходными уровнями 2,5 В / 3,3 В для APEX20K и 1,8 В / 2,5 В / 3,3 В для APEX20KE.

Микросхемы семейства APEX20K изготавливаются по технологии статического ОЗУ (SRAM), загрузка конфигурации производится при включении питания при помощи последовательного ПЗУ, процессора/контроллера, а также с помощью кабеля связи ByteBlaserMV или

Master-Blaster непосредственно через порт компьютера.
Для программной поддержки ПЛИС семейства APEX фирма ALTERA разработала и предлагает новую систему разработки — Quartus.

По сравнению с системой MAX+PLUS I,I эта САПР обладает новыми, более мощными возможностями, соответствующими сложности и интеграции микросхем APEX. В рамках журнальной статьи полное описание САПР Quartus, естественно, невозможно, поэтому хотелось бы отметить наиболее существенные, на наш взгляд, моменты для разработчика.

Входной интерфейс

Высокая степень интеграции ПЛИС семейства APEX повышает значимость высокоуровневых форм проектных описаний. Одним из основных элементов представления функционирования устройств становятся МЕГАФУНКЦИИ — описания типовых схем средней и высокой интеграции.

Наибольший интерес могут представлять следующие мегафункции:

1. Интерфейс с шиной PCI.
2. Цифровая обработка сигналов (быстрое преобразование Фурье, цифровые фильтры и др.).
3. Периферийные устройства (приёмопередатчик 16450, контроллер прямого доступа к памяти 8237, контроллер прерываний 8259, коммуникационный интерфейс 8251 и др.).

Широкие возможности предоставляет LPM (библиотека параметризованных модулей). Функции библиотеки — логические схемы (ОЗУ, счётчики, сумматоры, мультиплексоры, память и др.), размерность и особенности которых определяет сам пользователь. Quartus поддерживает стандартную LPM версии 2.2.0.

Удобную работу с функциями и высокую наглядность отображения обеспечивает СХЕМНЫЙ (БЛОЧНЫЙ) РЕДАКТОР. Кроме изображения простых схем он позволяет формировать иерархическую структуру в виде блок-схемы, каждый “квадратик” которой, в свою очередь, может представлять собой сложный узел, описанный любым из перечисленных способов.

Для более компактного и быстрого описания нетиповых схем удобно использовать высокоуровневые ЯЗЫКИ ОПИСАНИЯ — стандартные VHDL, Verilog HDL и схожий с ними AHDL, знакомый ещё пользователям системы MAX+PLUS II. Конструкции языков позволяют описывать конечные автоматы, арифметические операции (сложение, вычитание, умножение, равенство), условные операции “если-то”, таблицы истинности, булевы уравнения.

Синтез (компиляция)

Quartus предоставляет пользователю различные возможности изменения алгоритма синтеза посредством опций компиляции, задаваемых через систему меню. Отметим основные возможности Quartus, имеющие принципиальное значение.

nSTEP-компиляция. Сложные схемы с высокой степенью интеграции требуют, как правило, несколько циклов компиляции до получения конечных результатов. Однако, чем сложнее схема, тем больше времени занимает этот процесс. nSTEP-компиляция позволяет компилировать только ту часть проекта, которая была изменена после предыдущей итерации. Это не только сокращает сроки разработки изделия, но и сохраняет неизменными размещение на кристалле и временные характеристики остальной части схемы.

CoreSyn Synthesis. При синтезе проекта компилятор анализирует логические функции и размещает их на кристалле в ресурсы соответствующей архитектуры (LUT, матричные ячейки или блоки памяти), чем достигается высокая производительность и плотность размещения на кристалле.

Временной синтез. Перед компиляцией разработчик может задать некоторые временные параметры, которые он хочет получить в ПЛИС после проектирования. К таким параметрам относятся: задержка распространения сигнала Tpd, время срабатывания от тактового сигнала Tco, время установления Tsu, внутренняя и системная частоты.

Анализ схемы

Как и MAX+PLUS II, Quartus позволяет произвести функциональный и временной анализ готовой схемы посредством системы моделирования (симулятора). Однако, наряду с ней в Quartus впервые включено мощ-нейшее средство тестирования схемы — анализатор SignalTap, представляющий собой параметризованную мегафункцию, входящую в комплект стандартной поставки Quartus. SignalTap регистрирует состояния не только на контактах ПЛИС, но и во внутренних точках, заданных разработчиком, в реальном масштабе времени и заносит эту информацию в память ESB. Далее данные по-ступают в компьютер через коммуникационный кабель MasterBlaster и выводятся на экран в редакторе временных диаграмм (Waveform Editor) для просмотра, анализа и отладки схемы.

MasterBlaster обеспечивает аппаратный интерфейс между микросхемами семейства APEX и компьютером и выполняет загрузку и анализ ПЛИС через шину USB со скоростью до 8 Мбит/с или последовательный порт RS-232 со скоростью до 115000 бит/с. MasterBlaster поддерживает все возможные напряжения для ПЛИС фирмы Altera (1,8, 2,5, 3,3 и 5,0 В).

Анализатор SignalTap может работать также и через ByteBlasterMV.

Авторы статьи готовы бесплатно предоставить подробные материалы по ПЛИС семейства APEX и системе Quartus.

Тел. (095) 913-8120, 965-3683